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数字逻辑实验报告10  

2011-01-22 01:48:18|  分类: 数字逻辑实验报告 |  标签: |举报 |字号 订阅

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一:实验目的

主要考察学生在完成了数字逻辑课程的学习之后,能否掌握该课程的知识点 , 并将其应用于实践。

1.全面掌握数字逻辑综合设计方法。

2.熟练掌握数字电路的安装接线技巧、测试和调试方法。

3.应用数字电路的测试查错方法,分析并排除电路故障。

二、实验器件、仪器和设备

1.双JK负沿触发器74LS73           1片

2. 六反相器74LS04                      1片

3.双2线-4线译码器74LS139           1片

4.四2输入与门74LS08                 1片

5.数字信号显示仪

6.GOS-6051示波器

7. TDS-4数字系统综合实验平台

三、实验步骤和测试分析

1. 设计要求:输入时钟脉冲CLK,输出四相时钟A相、B相、C相、D相,其时序要求如下列时序图所示。

测调试要求:测试输入时钟脉冲CLK频率分别取单脉冲、0.1MHz,1MHz,3MHz,6MHz。

逻辑图如下:

(图中小数字为引脚标号,为方便接电路而写)

设计理念以及实验步骤:

①用74LS73(双JK触发器)构成分频器,其中二分频Q1的输出为74LS139的b输入端,a输入端为时钟源的反相,这样a b可以组成一个四进制的计数器,其中时钟的高低变化数为计数源。

②四分频Q2的输出为74LS139的使能端输入,这样可以使得ABCD相在变化一次后有一段全高期(空当),使得设计满足要求。

③用示波器测量多个信号的时序关系是以测量两个信号的时序关系为基础的。所以本设计先测量CLK与A相的时序关系,然后再测量其他相时钟与A相时钟的关系,从而得到总关系,最后可以汇总在一张图上,并于实验要求进行对比,使得实验设计清晰明了。

①静态测试

按照逻辑图接线,将CLK接单脉冲P,A、B、C、D输出端接到指示灯上,一拍一拍按动,得到以下数据:

时钟个数

A相

B相

C相

D相

1

亮→灭→亮

亮→灭

2

灭→亮

亮→灭→亮

亮→灭

3

灭→亮

4

在4个节拍过后是进入循环,通过对比预给的波形图,可知,输出符合要求,设计合理有效。

 

 

②动态测试

将CLK接固定频率时钟源0.1MHZ,分别将CLK与A、A与B、A与C、A与D接到示波器上,得到以下图形:

CLK与A

A与B  

A与C  

A与D  

将以上波形汇总可以得到输出波形为:(显示仪波形)

与下图相比较:

再将CLK分别接入1MHz,3MHz,6MHz,输出与上面的波形无大异。

综合上述结果可以得出结论:

逻辑图设计了一个四相时钟分配器,设计符合预给的波形,输出有效。故此设计成功。

 

选做:2.设计要求:输入时钟脉冲CP,输出四相时钟A相、B相、C相、D相和使能控制输出ENC,其时序要求如下列时序图所示。

测调试要求:测试输入时钟脉冲CP频率分别取单脉冲、0.1MHz,1MHz,3MHz,6MHz。

逻辑图如下所示:

设计理念:

①利用74LS73(JK触发器)可以构成8421BCD码四进制计数器,分别将Q0、Q1送到2线-4线译码器的地址输入端a和b。

②因为需要获得的时钟相位的宽度为时钟周期的1/2,此处将/CLK作为译码器的使能输入端。这样就可以保证在译码器有效时每次的输出宽度为时钟的1/2。

③ENC输出,可以理解为超前进位,设计一个宽度为一个时钟源周期的高电平区段,则可以将Q0、Q1的输出送入一个与门(用作判别门),每次Q0、Q1输出为1时(也就是四相时钟分配器D相输出时),ENC就会产生一个输出信号用来指示四相时钟分配器完成了一个周期的相位输出。

 

①静态测试

按照逻辑图接线,将CLK接单脉冲P,A、B、C、D、ENC输出端接到指示灯上,一拍一拍按动,得到以下数据:

时钟

个数

A相

B相

C相

D相

ENC

1

亮→灭→亮

2

亮→灭→亮

3

亮→灭→亮

4

亮→灭→亮

灭→亮

在4个节拍过后是进入循环,通过对比预给的波形图,可知,输出符合要求,设计合理有效。

②动态测试

将CLK接固定频率时钟源(X)MHZ,再将CLK、A、B、C、D、ENC接到信号显示仪(计算机)上,得到以下图形:

X=0.1MHZ

X=1MHZ

X=3MHZ

X=6MHZ

 

结论:

综合以上数据以及图形,可以看出,数据以及输出波形与所给的数据和波形图完全一致,实验设计有效,而且没有产生明显的毛刺。

 

四、问题回答和实验小结

在实验中出现了毛刺问题,具体情况请看截图:

问题:在实验中出现了毛刺。

我们猜测有以下几种可能导致毛刺的产生:

1)外界电磁信号的干扰。

2)线路的摆放等问题。

3)实验台的硬件问题。

4)逻辑设计中产生的问题。

于是我们重新把线慢慢梳理好,整理周围的实验环境,這是明显波形的震动有所改善,毛刺减小,然后我们发现CLK接0.1KHZ和1MHZ的毛刺明显较少,3MHZ和6MHZ的毛刺明显较多,于是这说明实验台的硬件有问题,我们也重新审视了自己的设计,发现主要问题还是在于实验台提供的时钟源和导线上。

课上时间较少,于是在课下,我查找到了一些资料,总结如下:

竞争与冒险是数字电路中存在的一种现象。由于元器件质量和设备工艺已达到相当高的水平,因而数字电路的故障往往是竞争与冒险引起的,所以要研究它们。在一个复杂的数字电路的设计阶段,就完全预料电路中的竞争与冒险是困难的,有一些要通过实验来检查。下面将说明组合数字电路中竞争与冒险的基本概念和确定消除它的一些基本方法。

竞争:在组合电路中,信号经由不同的途径达到某一会合点的时间有先有后,这种现象称为竞争。

冒险:由于竞争而引起电路输出发生瞬间错误现象称为冒险。表现为输出端出现了原设计中没有的窄脉冲,常称其为毛刺。

竞争与冒险的关系:有竞争不一定会产生冒险,但有冒险就一定有竞争。

组合逻辑电路的冒险是过渡性冒险,从冒险的波形上,可分为静态冒险和动态冒险。
输入信号变化前后,输出的稳态值是一样的,但在输入信号变化时,输出信号产生了毛刺,这种冒险是静态冒险。若输出的稳态值为0,出现了正的尖脉冲毛刺,称为静态0险象。若输出稳态值为1,出现了负的尖脉冲毛刺,则称为静态1冒险。
输入信号变化前后,输出的稳态值不同,并在边沿处出现了毛刺,称为动态险象(冒险)。
从引起冒险的具体原因上,冒险可以分为函数冒险和逻辑冒险。函数冒险是逻辑函数本身固有的,当多个输入变量发生变化时,常常会发生逻辑冒险。避免函数冒险的最简单的方法是同一时刻只允许单个输入变量发生变化,或者采用取样的办法。
单个输入变量改变时,不会发生函数冒险,但电路设计不合适时,仍会出现逻辑冒险。通过精心设计,修改电路的结构,可以消除逻辑冒险。

如何解决毛刺

?  1.通过改变设计,破坏毛刺产生的条件,减少毛刺发生。例如,数字电路设计中,常常采用Gray Code计数器取代普通计数器,因为Gray Code 计数器的 输出每次只有一位跳变,消除了竞争冒险发生的条件,避免了毛刺的产生。

?  2.毛刺并不是对所有的输入都有危害,例如:D触发器的D输入端,只要毛刺不出现在时钟的上升沿且满足数据的建立和保持时间,就不会对系统造成危害,因此可以说D触发器的D输入端对毛刺不敏感。因此,在系统中尽可能采用同步电路,因为同步电路信号的变化都发生在时钟沿,只要毛刺不出现在时钟的沿口并且不满足数据的建立和保持时间,就不会对系统造成危害。(由于毛刺一般都很短,多为几纳秒,基本上都不可能满足数据的建立和保持时间)

?  3. 以上方法可以大大减少毛刺,但它并不能完全消除毛刺,有时,我们必须手工修改电路来去除毛刺。我们通常使用"采样"的方法。 一般说来,冒险出现在信号发生电平转换的时刻,也就是说在输出信号的建立时间内会发生冒险,而在输出信号的保持时间内是不会有毛刺信号出现的。如果在输出信号的保持时间内对其进行"采样",就可以消除毛刺信号的影响。有两种基本的采样方法:一种方法是在输出信号的保持时间内,用一定宽度的高电平脉冲与输出信号做逻辑"与"运算,由此获取输出信号的电平值。

  4. 利用冗余项消除毛刺有2种方法:代数法和卡诺图法,两者都是通过增加冗余项来消除险象,只是前者针对于函数表达式而后者针对于真值表。以卡诺图为例,若两个卡诺圆相切,其对应的电路就可能产生险象。因此,修改卡诺图,在卡诺图的两圆相切处增加一个圆,以增加多余项来消除逻辑冒险。但该法对于计数器型产生的毛刺是无法消除的。

实验小结:

通过此次实验,通过设计四进制计数器并输入译码器从而设计出四相时钟分配器,很好的掌握了数字逻辑综合设计的方法,熟练掌握了安装接线技巧和测试方法,等于是重新温习了这一学期所学的知识。从一开始简单的组合电路,到译码器,再到触发器,还通过示波器以及显示仪(以及产生波形的软件)来观察我们设计的成果。中途不断的解决问题并学习新的知识,新的操作。

在做此个实验中,老师提问的问题也让我及时的反思一些现象,并通过自己的双手去操作,通过大脑去理解。

此次实验还通过课下继续探究,明白了竞争冒险(产生毛刺)的一些知识。总而言之,收益颇丰,数字逻辑实验确实是很不错的动手动脑的实验。

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