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数字逻辑实验报告6  

2011-01-22 01:42:48|  分类: 数字逻辑实验报告 |  标签: |举报 |字号 订阅

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 一:实验目的

1.学会正确使用D、 JK集成触发器。

2.掌握门控D锁存器、边沿JK、D触发器的工作原理。

3.深刻理解门控锁存器电平触发方式和触发器边沿触发方式的区别。

二、实验器件、仪器和设备

    1.四2输入与非门74LS00          2片

    2.双D正沿触发器74LS74            1片

    3.双JK负沿触发器74LS73           1片

    4.六反相器74LS04                  1片

    5.四2输入与门74LS08              1片

    6.数字信号显示仪

    7.GOS-6051示波器

    8. TDS-4数字系统综合实验平台

   

三、实验步骤和测试分析

1.时序逻辑电路测试

时序逻辑电路测试的目的是验证其状态的转换是否与状态图或时序图相符合。可用电平显示灯、数码管、示波器或数字信号显示仪等观察输出状态的变化。常用的测试方法有两种:

①静态测试(又称单拍工作方式)

单拍工作方式:以单脉冲源作为时钟脉冲,用电平指示灯观察,逐拍进行观测输出变化,来判断输出状态的转换是否与状态图相符。单拍工作方式是检查设计与接线是否正确无误的第一步。

②动态测试(又称连续工作方式)

连续工作方式:以连续脉冲源作为时钟脉冲,用示波器或数字信号显示仪观察波形,来判断输出波形是否与时序图相符。动态测试的主要目的测试电路的频率及稳定特性等。通常时序逻辑电路都必须进行连续工作方式的测试。

2.锁存器和触发器特性

锁存器和触发器是具有记忆功能能存储数字信息的最常用的一种基本单元电路,是构成时序逻辑电路的基本逻辑部件。触发器具有两个稳定的状态:0状态和1状态;在适当触发信号作用下,锁存器和触发器的状态发生翻转,即锁存器和触发器可由一个稳态转换到另一个稳态。当输入触发信号消失后,锁存器和触发器翻转后的状态保持不变(记忆功能)。

实验内容:

1.测试双D触发器74LS74中一个触发器的逻辑功能 

①静态测试(又称单拍工作方式测试)

测试分析要求:按照下面表格测试,并根据实验测试结果填写74LS74的真值表。测试表格如下所示:

CLR

PRE

CLK

D

Qn

Qn+1

/Qn+1

逻辑功能

0

1

×

×

×

1

0

强制置0

1

0

×

×

×

0

1

强制置1

1

1

↑(0→1)

0

0

0

1

置0

1

0

1

1

1

↑(0→1)

1

0

1

0

置1

1

1

0

结论:强制输入端低电平有效,强制置0端CLR(又称复位)和强制置1端PR(又称置位)能够优先调节触发器的状态,这也给我们一个初始化触发器的选择。用实验台单脉冲信号源和D输入信号的手动操作反复体验74LS74上沿触发方式的边沿触发器的触发方式的特性,得出Qn+1=D。

②动态测试(又称连续工作方式测试)

测试要求:

第一:在D触发器的D引脚接0.1MHz信号源,CLK接0.5MHz信号源,利用数字信号仪测试触发器的工作波形,并记录分析D触发器动态工作特性。

第二:根据此实验学会用双通道示波器测试和观察三个同步时序波形的方法:先用双通道示波器测试D端和CLK端波形,并记录D和CLK波形;再用双通道示波器测试D端和Q端波形,在D端和CLK端波形的基础上绘制出(记录)Q端波形,从而实现用双通道示波器测试和观察三个同步时序波形。

图一:D端和CLK端波形

图二:D端和Q端波形

我们可以将两幅图拼接在一起,从而实现用双通道示波器测试和观察三个同步时序波形。

从图中可以得出与方法一一致的数据。

③根据自己对D触发器理解和实验台条件,选择其它不同输入信号、输出信号或方法进行更全面的动态测试。(选做)

使用TDS-4数字系统综合实验平台自带的固定频率时钟源可以得到以下波形,与方法一得到的数据一致。

2.测试双JK触发器74LS73中一个触发器的逻辑功能

①静态测试

CLR

CLK

J

K

Qn

Qn+1 /Qn+1

逻辑功能

0

×

×

×

×

0       1

强制置0

1

↓(1→0)

0

0

0

0       1

保持

1

1       0

1

↓(1→0)

0

1

0

0       1

置0

1

0       1

1

↓(1→0)

1

0

0

1       0

置1

1

1       0

1

↓(1→0)

1

1

0

1       0

交替

1

0       1

②动态测试

CK和J、K信号的频率分别取3MHz、1MHz和0.5MHz。波形图:

结论:通过分析比较,此次实验中的输入信号都有足够的建立时间和保持时间,所以输出结果与静态测试真值表数据一致。

3.用门电路构成门控D锁存器和D触发器电路并测试其分析触发方式及逻辑功能。

1)门控D锁存器

使用与非门74LS00、反相器74LS04,按照逻辑图所示接好电路:

① 静态测试

将D端接逻辑电平,CLK接单脉冲,输出端接指示灯,测得数据如下:

输入

 

Qn

输出

说明

D

CLK

Qn+1   /Qn+1

×

0

0

0         1

保持

1

1         0

0

1

0

0         1

置0

1

0         1

1

1

0

1         0

置1

1

1         0

②动态测试

CLK采用0.5MHZ信号源,D采用0.1MHz信号源,得到波形图如下:

结论:从静态测试的表格和动态测试的波形图中可以看出,设计符合所要求电路的情况,均符合D锁存器的功能,所以此设计有效。

2)D触发器

使用与非门74LS00、反相器74LS04和四2输入与门74LS08,按照逻辑图所示接好电路:

 

①静态测试

输入

 

Qn

输出

说明

D

CLK

Qn+1   /Qn+1

×

0

0

0         1

保持

1

1         0

0

↑(0→1)

0

0         1

置0

1

0         1

1

↑(0→1)

0

1         0

置1

1

1         0

②动态测试

CLK采用0.5MHZ信号源,D采用0.1MHz信号源,得到波形图如下:

结论:从静态测试的表格和动态测试的波形图中可以看出,设计符合所要求电路的情况,均符合D触发器的功能,所以此设计有效。

 

四、问题回答和实验小结

1. D触发器74LS74和JK触发器74LS73的PRE端和CLR端各起什么作用,什么电平为有效电平?当74LS74触发器需要实现Qn+1=D时,PRE端和CLR端应接什么电平?

答:D触发器74LS74和JK触发器74LS73的PRE端起到置1的作用,CLR端起到置0的作用,低电平为有效电平。当74LS74触发器需要实现Qn+1=D时,PRE端和CLR端应接高电平。

2. 74LS74中的D触发器当时钟脉冲信号CLK为1、0 或下跳且D 输入状态改变时,Q输出是否跟随改变?为什么?

答:74LS74中的D触发器当时钟脉冲信号CLK为1、0 或下跳且D 输入状态改变时,Q输出不跟随改变,因为74LS74的D触发器是上跳沿有效,所以其他状态时,不发生改变。

3.锁存器和双稳态触发器的触发方式有几种?本实验中用到了哪几种不同触发方式?

答:锁存器和双稳态触发器的触发方式有高电平触发、低电平触发,上沿触发、下沿触发、单拍脉冲触发以及连续脉冲触发。本实验中用到了高电平触发和上沿触发。触发器对时钟脉冲边沿(上升或下降)敏感,在边沿来临时变化状态;锁存器对时钟脉冲电平(持续时间)敏感,在一持续电平期间运作。

4.常用的触发器按逻辑功能分类有哪几种?

答:常用的触发器按逻辑功能不同分为:RS触发器、D触发器、JK触发器。

5.实验过程遇到的问题、现象及是否解决?怎样解决?

答:在本次实验的用门电路构成门控D锁存器和D触发器电路并测试其分析触发方式及逻辑功能的实验中,Q和/Q的波形始终为直线,后经一步步排查,得知有一条线是坏的,中间断路了,所以导致没有高低变化,换了另外一条好的线以后,得到了正确的波形。

实验小结:

通过本次实验,学会了正确使用D、 JK集成触发器;掌握了门控D锁存器、边沿JK、D触发器的工作原理;深刻理解了门控锁存器电平触发方式和触发器边沿触发方式的区别,并且通过自己排查出错原因,学会了检查线路错误的基本方法,锻炼了自己的检查能力,使实验的意义得以升华。

 

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