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数字逻辑实验报告5  

2011-01-22 01:41:36|  分类: 数字逻辑实验报告 |  标签: |举报 |字号 订阅

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   一:实验目的

1.掌握用中规模集成电路设计加法器和减法器的方法。

   2.进一步熟练逻辑电路的静态和动态测试方法。 

   3.学习数字电路测试及故障查找、排除方法。

 

二、实验器件、仪器和设备

1.异或门74LS86                       1片

    2.六反相器74LS04                     1片

    3. 3:8线译码器74LS138               1片

    4.双4输入与非门74LS20              1片

    5.双4选1数据选择器74LS153          1片

    6. 与非门74LS00                         1片

    7.数字万用表UT56                      1台

    8.TDS-4数字系统综合实验平台

    9.PC机(数字信号显示仪 )          1台

10. GOS-6051示波器                 1台

三、实验步骤和测试分析

1.用与非门和异或门设计一位全加法器、组装,并测试。

①写出设计过程,画出逻辑图。

  ②组装,分别设计写出静态和动态测试步骤,并测试验证。

  ③根据测试记录数据和波形分析设计电路的正确性,如果电路逻辑功能不正确,查找原因并解决存在的问题。

解:设Ai、Bi分别是被加数和加数,Ci-1为相邻低位的进位,Si为本位的和,Ci为本位的进位。

 

 

 

 

 

 

 

 


逻辑图如下所示:

静态测试:

将Ci-1、Ai、Bi接逻辑电平,Si、Ci接指示灯。 测试情况如下所示:

 

Ci-1

Ai

Bi

Si

Ci

0

0

0

0

0

1

0

1

0

0

1

1

1

0

0

1

0

1

1

1

0

1

1

1

动态测试:

使用可编辑数字波形发生器输出预设的BCD波形后,截图得:

根据静态测试表格以及动态测试波形图,从而可以得到如下表格:

Ci-1  Ai   Bi

Si     Ci   

0    0    0

0    0    1

0    1    0

0    1    1

1    0    0

1    0    1

1    1    0

1    1    1

0      0

1      0

1      0

0      1

1      0

0      1

0      1

1      1

 

 

 

 

 

 

与实际加法结果相比,正确无误,故此设计有效。

 

2.用一片74LS138和双4输入与非门74LS20设计一位全加法器、组装,并测试。

①写出设计过程,分别画出逻辑图。

  ②组装,分别设计写出静态和动态测试步骤,并测试验证。

  ③根据测试记录数据和波形分析设计电路的正确性,如果电路逻辑功能不正确,查找原因并解决存在的问题。

解:设Ai、Bi分别是被加数和加数,Ci-1为相邻低位的进位,Si为本位的和,Ci为本位的进位。通过功能表可知,其三个输入端A2、A1、A0决定输出 的状态,其中E3、 、 是三个控制输入端。当E3=1,  + =0时,译码器处于工作状态。否则,译码器被禁止,所有的输出端被封锁在高电平。译码器输出函数式为: 。将全加器的函数式与74LS138输出函数式对照比较,令A2=Ai,A1=Bi,,A0=Ci-1则

和:

进位:

 

画出逻辑图如下所示:

静态测试:

将Ci-1、Ai、Bi接逻辑电平,Si、Ci接指示灯, 、 接地,E3接高电平。得到如下所示的表格:

Ci-1

Ai

Bi

Si

Ci

0

0

0

0

0

1

0

1

0

0

1

1

1

0

0

1

0

1

1

1

0

1

1

1

动态测试:

使用可编辑数字波形发生器输出预设的BCD波形后,截图得:

根据静态测试表格以及动态测试波形图,从而可以得到如下表格:

Ci-1  Ai   Bi

Si     Ci   

0    0    0

0    0    1

0    1    0

0    1    1

1    0    0

1    0    1

1    1    0

1    1    1

0      0

1      0

1      0

0      1

1      0

0      1

0      1

1      1

与实际加法结果相比,正确无误,故此设计有效。

 

3.用一片74LS153和门电路设计一位全加法器、组装,并测试。

  ①写出设计过程,分别画出逻辑图。

  ②组装,分别设计写出静态和动态测试步骤,并测试验。   

③根据测试记录数据和波形分析设计电路的正确性,如果电路逻辑功能不正确,查找原因并解决存在的问题。

解:设Ai、Bi分别是被加数和加数,Ci-1为相邻低位的进位,Si为本位的和,Ci为本位的进位。由74LS153功能表知其输出式为:

全加器的函数表达式为:


比较Si和F,Ci 和F,令A1=Ai,A0=Bi,得出:

D10=D13=D21=D22=Ci-1 , ,D20=0,D23=1

画出逻辑图如下所示:

静态测试:

将Ci-1、Ai、Bi接逻辑电平,Si、Ci接指示灯, 、 接地,得到如下所示的表格:

Ci-1

Ai

Bi

Si

Ci

0

0

0

0

0

1

0

1

0

0

1

1

1

0

0

1

0

1

1

1

0

1

1

1

动态测试:

使用可编辑数字波形发生器输出预设的BCD波形后,截图得:

根据静态测试表格以及动态测试波形图,从而可以得到如下表格:

Ci-1  Ai   Bi

Si     Ci   

0    0    0

0    0    1

0    1    0

0    1    1

1    0    0

1    0    1

1    1    0

1    1    1

0      0

1      0

1      0

0      1

1      0

0      1

0      1

1      1

 

 

 

 

 

 

与实际加法结果相比,正确无误,故此设计有效。

 

4.用中规模集成电路设计全减器、组装,并测试。(选做)

①用一片74LS138和门电路设计全减器、组装和测试。

①写出设计过程,分别画出逻辑图和接线图接。

②组装,分别设计写出静态和动态测试步骤,并测试验证。

③根据测试记录数据和波形分析设计电路的正确性,如果电路逻辑功能不正确,查找原因并解决存在的问题。

解:设被减数用Mi(minuend)表示;减数用Si(subtrahend)表示;差变量用Di(difference)表示;借位变量用Bi(borrow)表示。

74LS138函数表达式为:

全减器的函数表达式为:

比较F与Di、F于Bi可得:令A2=Bi-1、A1=Si、A0=Mi得:

Di=m1+m2+m4+m7。Bi=m2+m4+m5+m7。可得逻辑图如下所示:

静态测试:

将Bi-1、Si、Mi接逻辑电平,Di、Bi接指示灯,S0接高电平, 、 接地,测得数据如下所示:

Bi-1

Si

Mi

Di

Bi

0

0

0

0

0

1

0

1

0

0

1

1

1

0

0

1

0

1

1

1

0

1

1

1

动态测试:

使用可编辑数字波形发生器输出预设的BCD波形后,截图得:

根据静态测试表格以及动态测试波形图,从而可以得到如下表格:

Bi-1

Si

Mi

Di

Bi

0

0

0

0

0

0

0

1

1

1

0

1

0

1

0

0

1

1

0

0

1

0

0

1

1

1

0

1

0

1

1

1

0

0

0

1

1

1

1

1

与实际减法结果相比,正确无误,故此设计有效。

②用一片74LS153和门电路设计全减器、组装和测试。

解:设被减数用Mi(minuend)表示;减数用Si(subtrahend)表示;差变量用Di(difference)表示;借位变量用Bi(borrow)表示。

74LS153函数表达式为:

全减器的函数表达式为:

比较F与Di、F与Bi:

Si=A0 Mi=A1,D10=D22=0,D13=D21=1,D20=D23=Bi-1,D11=D12=/Bi-1

得:Di=m1+m2+m4+m7。Bi=m2+m4+m5+m7。可得逻辑图如下所示:

静态测试:

将Bi-1、Si、Mi接逻辑电平,Di、Bi接指示灯,S0接高电平, 、 接地,测得数据如下所示:

Si

Mi

Bi-1

Di

Bi

0

0

0

0

1

0

1

0

0

1

1

0

0

0

1

0

1

1

1

0

1

1

1

1

动态测试:

使用可编辑数字波形发生器输出预设的BCD波形后,截图得:

根据静态测试表格以及动态测试波形图,从而可以得到如下表格:

Si

Mi

Bi-1

Di

Bi

0

0

0

0

0

0

1

0

1

1

1

0

0

1

0

1

1

0

0

0

0

0

1

1

1

0

1

1

0

1

1

0

1

0

0

1

1

1

1

1

与实际减法结果相比,正确无误,故此设计有效。

 

四、问题回答和实验小结

1.总结用译码器和数据选择器设计组合逻辑电路的方法和步骤。

答:①列出译码器或者数据选择器的功能表。②列出需要设计组合的逻辑电路的函数表达式。③比较译码器或者数据选择器的功能表与逻辑电路的函数表达式,设出变量,画出逻辑图,列出真值表。④连接电路,使用静态或者动态的方法测出数据或者波形图。⑤比较真值表,得出设计的逻辑电路是否有效,若有效,则实验成功,若有差错,则通过其他方法检测处错误,重复实验步骤,得到有效设计为止。

2.能否仅用你设计的全加器通过级联实现多位二进制数相加?如果能,运算速度快?如果想实现更快速的多位二进制数相加运算,需要设计怎样的加法电路?

答:可以使用设计的全加器通过级联实现多位二进制数相加,但是运算速度慢,因为此设计必须串联,然后运算方式只能一步一步往上传,导致运算时间大大的增加。如果想实现更快速的多位二进制数相加运算,需要设计并行加法器。

3.请回答教材第52页和第53页中的思考题?

①假设与门、非门延迟时间ty=10ns,异或门延迟时间ty=30ns,串行加法器位数32位,完成一次加法运算的时间是多少?

答:根据第一个实验的逻辑电路图可得知:全加器运算时间为第一位异或门的延迟时间加上剩下的31位进位延迟时间,再加上第32位异或门的延迟时间,即T串=30+10*2*31+30=680ns。

②与门ty=10ns,或非门=20ns,异或门=30ns,并行加法器位数32位,完成一次加法运算的时间是多少?

答: 32位并行加法器的延迟时间等于第一级或非门延时20ns,加上第二级的与门10ns,加上第三级的或非门20ns,再加上最后一级的输出异或门延时30ns,故T并=(20+10+20+30)ns=80ns。

通过比较T串、T并可以发现,虽然并行加法器的门电路使用较多,但是并行加法器大大的缩短了延迟时间,在科技速度高速发展的今天,并行加法器可以广泛使用。

4.在数字逻辑电路实验中,出现问题是难免的。当实验中发现问题(故障)时,应该采用什么工具和方法检查故障?

答:寻找故障的方法有两种:一种是先用逻辑笔检出关键信号(如时钟、起动、移位、复位)丢失的地方,根据被测设备的逻辑原理把故障缩小到一个较小的范围内,再对被怀疑的组件配合脉冲比进行脉冲注入——响应测试,判断组件的好坏。另一种方法是先对某串电路进行脉冲注入——响应测试,看信号能否从始端送到终端,用同样的方法检查每一串电路,直到把故障找出来。

5.实验过程遇到的问题、现象及是否解决?怎样解决?

答:做全加器的前三个实验都比较顺利,在做全减器实验四时,由于预习时写的真值表有一个小错误,导致接线错误,但是通过重新复查,修改了真值表,重新接线,终于得到正确的结果。所以做事情一定要细心。

实验总结:

通过本次实验,掌握了用中规模集成电路设计加法器和减法器的方法,进一步熟练了逻辑电路的静态和动态测试方法,学习了数字电路测试及故障查找、排除方法,学会了计算逻辑电路的延迟时间,并且从做实验出现的问题中学到不仅仅是在做实验时要认真仔细,在做预习时也不能马虎。

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